EN | KR

Read in EN

imodule output none

Sub module을 사용할 때 출력 port를 사용하지 않는 경우, VHDL은 open으로 연결하고, Verilog는 empty string으로 연결한다.

Scode에서는 None이라는 python built-in constant를 사용한다.

test_sub module의 port가 다음과 같이 정의된 경우에 data는 사용하고, data2는 사용하지 않는다고 하자.

# test_sub의 port information
inport(clk,reset)
outport(data[8])
outport(data2[8])

test_sub를 imodule하는 code는 다음과 같다.

imodule("test_sub.sc",
    clk = clk,        
    reset = reset,        
    data = data,
    data2 = None,
)

data2는 사용하지 않으므로 None으로 연결한다. 또는 data2를 아예 기술하지 않으면, 자동으로 None으로 할당된다.

변환된 VHDL/Verilog code는 다음과 같다.

# VHDL
u0_test_sub : test_sub port map (
    clk                 => clk,
    reset               => reset,
    data                => data,
    data2               => open
);

# Verilog
test_sub u0_test_sub (
    .clk                (clk),
    .reset              (reset),
    .data               (data),
    .data2              ()
);
← All posts